电子电路设计目的，电路设计中数字电源,模拟电源的使用方法

一、课程设计目标

《模拟电子技术》和《数字电子技术》是本专业学生必修的两门重要的技术基础课，《电子电路课程设计》教学环节是以上两门课程的延伸和实践，他的主要作用是：使学生进一步掌握并熟悉模拟电子技术和数字电子技术的基本知识和内容，让学生学会电子电路设计方式和调试方式，使学生的动手能力还有综合能力得到培养和提升。

二、课程设计内容

本课程设计总体涵盖四个才能够面的主要内容：

按照官方要求设计出原理电路并画出电路图；

选择有关元件并计算出必要的元件的参数；

达到硬件电路并进行调试；

撰写课程设计报告。

三、能力培养与人格养成教育

通过该课程设计主要培养学生在电子电路读图、绘图、设计等方面的学习能力，培养学生制作和调试硬件电路的动手能力，培养学生将课堂知识用于实践的综合能力；同时在这里途中帮学生了解工程技术人员应具备的基本素质还有卓越工程师人格的含义。

A/D、 D/A作为数字电路与模拟电路的分界器件，A/D以前、D/A后面的都是模拟电路，接模拟电源。

标题：万用表的使用一、实验目标二、实验原理三、实验步骤四、实验数据及分析五、实验心得体会差不多一二照抄实验详细指导书，三详细指导书没有就按实验操作过程写，四按详细指导书填入实验数据，自己分析一下误差的因素，五自己吹吹。

我来自西北工业大学计算机学院微电子学研究所，目前是微电子学研究所的研一学生，专业方向是数字集成电路设计。在研一上学期，初步掌握并熟悉了数字集成电路后端综合设计方式，本篇学术素养课程报告主要讨论在达到后端流程时的方式、经验、还有有关的感悟。☆大多数情况下来说，软件工程师的需求量和硬件工程师的需求量是10:1，其实就是常说的说硬件工程师需求量远小于软件工程师，硬件工程师中又分为模拟和数字两大类，模拟集成电路设计主要涵盖ADC、DAC、PLL等，数字集成电路设计则更偏向于达到特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。☆其实，发展到现阶段，数字集成电路的设计方式已经在EDA工具的帮之下十分类似于软件开发了，典型的数字集成电路开发大多数情况下为以下步骤：☆ 1、按照需求，自顶向下设计电路模块，明确该数字系统需达到什么功能，再详细细分到各个功能模块。这个时候的设计图形式大多数情况下为模块框图，使用visio或其他绘图软件达到。这个环节较为松散，但十分重要，因为按照需求设计大的模块和指标时，一定要要结合实质上情况，不然到后期会经历无限次返工甚至没办法达到预定指标。大多数情况下由德高望重，经验丰富的工程师进行整体设计。☆ 2、定义好各个模块后面， 就是详细达到各个模块的功能。因为硬件描述语言的存在，我们可以很轻易的通过硬件描述语言来“写”出模块的达到方式，在此次实验中，我使用的是Verilog HDL。详细代码的复杂程度和模块的复杂程度相关，我在本次实验中采取的是“八位格雷码计数器”电路设计。☆ 3、完成“八位格雷码计数器”的Verilog代码后，需对该设计进行“前仿真”。这里说的前仿真，主要是为了验证代码是不是描述正确是否真正达到了所规划的功能。大多数情况下使用modelsim软件进行仿真，仿真成功进入下一阶段，不成功还需返回更改代码。☆ 4、前仿真成功后，已经有了功能正确的Verilog设计代码，这个时候可以将代码下载到FPGA板上进行验证（Quartus，JTAG），验证成功则证明此设计正确正确。针对某些集成度要求不高且时间很慌张的数字电路设计项目，可以直接使用FPGA来达到芯片功能。明显，FPGA这样的通用器件是不可以满足高集成、低功耗、专用性高ASIC设计需求的，只可以用于较为简单和粗犷的设计。☆ 5、 进入后端流程。这时需专用的服务器还有价格高昂的EDA工具支持。这也是为什么硬件设计入门相对比较难的因素之一，假设一个没有接触过软件编程的有志青年立志做软件工程，大多数情况下一台电脑，一本书就够了，多再买个正版编译器（VS，Eclipse，DW等），但是，要做硬件电路设计，一台电脑一本书多画画PCB。要做核心的部分，一定要使用功能强大的服务器和价格昂贵的EDA工具，因为普通的PC电脑负担不起“后端综合”的工作需求。而且，非常多linux下的复杂操作也会使人望而却步。☆ 6、备好后端平台后，完全就能够将“八位格雷码计数器”放到平台里，这时马上需考虑的问题是为了让用什么元件库还有什么工艺？因为同样一个与非门，不一样元件库有不一样达到细节，MOS管细节可能都大相径庭，另外还需要考虑工艺，这些工艺的文件来自于有关厂家（TSMC，CSMS等），这也是个人没办法做后端的因素之一-因为你基本上不可能以自己的名义向台积电商网络量工艺库文件，毕竟作为一个涉世未深，无钱无术的初学者，你是没办法充满自信的和人员数量上万、资金上亿的工艺厂签合同的。经过精心筛选后（更多情况下是没得选），确定你想使用的工艺。在此次实验中，我使用的是实验室学长改良过的元件库，还有TSMC 0.18um工艺，EDA工具为Cadence IC 614。☆ 7、经过一系列配置后面，“八位格雷码计数器”已经成为了一个巨大的工程文件，我建议采取TCL脚本篇文章件进行配置。然后完全就能够进行RTL级综合。这里说的RTL级综合，其实是指将Verilog代码“改写”为综合工具（我使用的是Encounter）所能识别的Verilog代码。通俗的讲，这个类似于将“文言文”翻译为“白话文”，也类似于C语言中的“编译”，马上就要高级语言翻译为汇编代码。 理论上可以直接写出RTL级代码，但这个问题就和直接写汇编语言一样，复杂程度不言而喻。☆ 8、RTL级综合成功后， 将RTL Verilog导入Encounter进行真正的后端综合。导入RTL代码后，还要有说明标准单元库的LEF文件，并定义电源和地的线名。这个时候需一个MMMC config配置，流程繁杂，主要是配置有关文件和器件状态（TT、SS、FF等）。☆ 9、完成导入配置， 是芯片布局设计，即Floorplan。Floorplan需设置一部分基础参数，如芯片的长宽（面积），留给管脚的空间，芯片利用率等。长宽比建议为0.2-5，复杂电路利用率0.85，大多数情况下电路利用率0.90，简单电路利用率0.95。☆ 10、POWER计算，从而为按照布置电源线路，主要为ring和stripe。比如，某数字电路芯片功耗为55mW，增多冗余量到2倍左右，设计为100mW，根据1.8V供电，电流约为60mA，其实就是常说的总电源线为60u，假设每条线10u，则六条电源线，两侧各一条，中间四条。Encounter中有针对的布线配置器。布线后面，可以先Apply，然后撤销反复尝试。☆ 11、布置IO管脚。假设早一点没有导入IO，可以重新导入（TCL），也可自行调整。☆ 12、Pre-Place，因为Verilog中时常有不少的module，每个module对应一个布局模块，布局时需要注意一部分布局原则。布局时大多数情况下通过简单的拖动完全就能够。“八位格雷码计数器”因为唯有一个module，因为这个原因不用复杂的布局。☆ 13、布局是一个持续性更改和改进的过程，Pre-Place后面进行Place，后面进行后面Post-Place。Place后面，需进行时钟树综合（CTS），时钟树综合的目标是为了让每个信号都在管束时间内传输到下一个时序单元，不然会对芯片的主频出现影响（主频是在设计前就定下来的指标），然后在Post-CTS对不满足时钟管束的部分进行布线调整。☆ 14、布局后面进行布线，即Route，针对特殊还布线需进行SRoute，然后进行Post-Place，这些步骤某种程度上都是“点功能按钮”和“配参数”，但后端综合时一定要有清醒的头脑，一定要清楚为什么要点这些功能按钮，还有该配置什么参数。☆ 15、布局布线经过多次迭代，IO管脚配置好后，可以Fill全图，用各层金属覆盖未使用的区域。单个“八位格雷码计数器”因为结构简单，芯片未覆盖区域很大。☆ 16、至此，Encounter内的后端综合就完成了，可以导出（export）成GDSII格式的网表，还有为了做DRC，LVS检查，也需“Netlist”成schematic（电路原理图）的格式。☆ 17，将后端综合的GDSII文件导入（Stream in）到Virtuoso里。Virtuoso是一个用于模拟集成电路设计的软件。将GDSII文件导入该软件主要有两个目标，一是可在Virtuoso里做“后仿真”，验证经过后端综合的一系列流程后面，概念芯片是不是能满足设计需求，这个时候的仿真就已经考虑到了延时，电阻，功耗等实质上实质上的困难，假设仿真时产生了问题，需进行返工更改，必要时要重新布局布线。当“后仿真”通过后，还需要对该芯片进行DRC和LVS检查，DRC是查看是不是满足所选工艺的要求，因为在实质上情况下，一部分理论上的值是不现实的，例如过细的线没办法生产，栅极间的距离过短可能造成短路，导线和各金属层当中的电容会影响电路功能等。LVS是比较layout和Schematic当中的拓扑关系是不是不完全一样。二是可以方便以后做数模混合芯片设计时进行混合设计，因为模拟集成电路的是直接在Virtuoso中进行的，两者后结合在一起，完全就能够进行数模混合集成电路设计。☆ 18、进行完检查后面，完全就能够与工艺提供厂家联系进行加工了，如TSMC。大多数情况下加工需跟上企业的业务流程。大概经过1月左右，芯片加工完成，然后进入测试环节。焊接，试验，验证芯片指标，还有提出改进方案。☆至此，一个数字集成电路从概念到实物的整个流程就完成了，每一步都值得研究和回味，从二四译码器到复杂的CPU，其流程是基本一样的。经过研一上一个学期的学习，我也基本掌握并熟悉了这个流程。以后会更努力的在本专业方向继续前进，培养核心竞争力。☆